3月3日，全球知名芯片制造商Intel、台积电、三星联手芯片封测龙头日月光，携AMD、ARM、高通、谷歌、微软、Meta等科技行业巨头推出了一个全新的通用芯片互连标准：通用小芯片快连(UCle)。
该协议专为小芯片(chiplet)而设置，旨在为小芯片互连制定一个新的开放标准，简化相关流程，并且提高来自不同制造商的小芯片之间的互操作性。
该标准下，芯片制造商可以在合适的情况下混合构建芯片。
什么是小芯片?SoC的掘墓人，摩尔定律的“续命丹”
近年来，随着探索先进制程工艺的成本不断提高，摩尔定律日渐走向失效。芯片制造行业的头部厂商一直都在延续摩尔定律的道路上艰难求索。而小芯片，就是这其中的一条道路。
摩尔定律逐渐失效的原因是光掩模限制了单个芯片的最大尺寸，芯片制造商和设计者不得不用多个芯片来实现功能。有些情况下，甚至是多个芯片提供相同的功能。这要求芯片必须完成小型化。
此前厂商一直使用SoC(片上系统)技术组合不同的模块。这种技术的优势在于提高模块之间通信速度的同时，还能够做到低功耗、低成本。但近年来突破先进制程工艺的难度和成本都在不断上升。
一方面，技术突破已经变得尤为艰难，在芯片制造领域深耕多年的Intel，也在7nm制程技术上遭遇瓶颈。而目前掌握5nm制造技术的三星日前也遭曝光产品良率造假。
同时，探索先进制程的成本也在不断上升。根据IBS首席执行官Handel Jones的说法，设计3nm的芯片成本以及达到了5.9亿美元，而此前，设计一个28nm的芯片平均成本仅为4000万美元。
小芯片，顾名思义，就是用多个小芯片封装在一起，用die-to-die(裸片对裸片)内部互连技术，组成异构芯片。
由于小芯片的单体更小，每片圆晶的利用率得以提高，从而降低成本。并且，由于封装了多个小芯片，可以根据需要进行灵活组装，从而降低功耗。
“大饼”逐渐落地，小芯片“野蛮生长”
如今，小芯片技术已经开始从理论走向实践，在一些头部厂商的带领下真正应用到芯片的设计和制造中。当初小芯片技术画下的名为“用搭积木的方式造芯片”的大饼，如今已经离实现越来越近。
AMD在2019年发布的Ryzen3000系列中部署了基于小芯片技术的Zen2内核;Intel则发布了集成了47个小芯片的Ponte Vecchio。
我们可以看到，无论是将单片CPU拆分，还是将大量小芯片集成封装，小芯片技术都已经走出实验室，应用到了实际生产中。
但小芯片技术要走向成熟，还需要面对诸多挑战。
在小芯片技术中，各裸片互连必须考虑到互连接口和协议。在设计中必须要考虑到工艺制程、封装技术、系统集成、扩展等诸多复杂因素。
同时，还需要满足不同领域对信息传输速度、功耗等方面的要求。这使得小芯片的设计过程变得非常复杂，而其中横在小芯片面前的最大难关来自于没有统一的协议。
Marvell曾经在2015年推出了MoChi架构这一小芯片模型。此后Marvell就陷入了选择接口的困难中。
根据Marvell的网络CTO Yaniv Kopelman说，由于不想堆高封装成本或是被单个供应商绑定，他们不想使用内插器或者InFO类型的封装。
另外，使用小芯片的时候必须在中间划分IP，但在哪里划分以及如何开发架构也对最终产品的实现提出了挑战。
Yaniv Kopelman总结到：“在演示中构建IP很容易，但从演示走向生产还有很长的路要走。”
在过去五年内，小芯片一直是芯片设计行业中一颗耀眼的新星。越来越多的厂商开始使用小芯片，这使得它越来越普遍。制造商们希望小芯片解决芯片制造目前面临的制造成本、扩展性等多方面的问题。
但由于缺少统一的标准，小芯片此前的协议如同混乱的“春秋战国”。这样的情况下，芯片制造商们无法实现他们的终极构想：连通不同架构、不同制造商生产的裸片，根据不同场景进行定制。
“春秋战国”终结，UCle1.0只是开始
小芯片技术一直在呼唤一个统一的标准。
Intel拥有高级接口总线技术(AIB)，这是一种芯片到芯片的PHY级标准，采用模块化设计，具有IP模块库。并且，Intel免费提供了AIB接口许可，以推广小芯片生态。
同时能够在小芯片上使用的并行接口标准还有台积电的LIPINCON、OCP的BoW等。
仅仅是物理层中的并行接口标准，就已经如此多样，这给制造厂商带来不小麻烦，使得小芯片生态始终难以推广。
芯片行业正集体呼唤一个能够使小芯片终结“春秋战国”时代，做到“车同轨，书同文”的统一标准。
Intel似乎一直是都是那个最有机会扫清小芯片发展障碍的公司。Intel新任总裁Pat自2021年上任以来一直强调Intel要走IDM2.0的道路，在芯片制造上继续深耕的同时还要具有更高的开放性，这正好与小芯片技术的理念不谋而合。
在2月18日的Intel投资者大会上，Intel宣布将为选择其旗下IFS服务代工的客户提供x86架构和其他类型内核混搭的可能性，这以一过程中可能就会用到小芯片技术。
同时Intel还在该大会上披露正在致力于打造一个“开放、可选择、值得信赖”的开放生态圈。这一蓝图似乎就是如今Intel牵头制定的UCle1.0标准的伏笔。
实际上，UCle1.0标准的初始版本就来自Intel，该标准一定程度上借鉴了Intel曾经提出的AIB标准。
如今这个巨头们共同站台的UCle1.0标准带来的并不是技术革新，而是技术的标准化。这使得各厂商在使用小芯片时终于有了共同的规则。
UCle规范包括了物理层和协议层。在物理层上规定了小芯片之间互相通信的电气信号标准、物理通道数量和支持的凸块间距。而在协议层上该规范定义了覆盖在这些信号上的更高级别协议。这一规范将使得所有在设计和制造中遵守它的小芯片能够互连。
UCle1.0根据复杂度的不同设计了“标准封装”和“高级封装”两个级别的标准。
“标准封装”为使用传统有机衬底的低带宽器件设计，这些部件将使用16条数据通道、遵循100μm+的凸块间距和扩展通道长度。这实际上就是在非常近的距离上在一个当代PCle链路中链接两个设备。
“高级封装”中则涵盖了EMIB和InFO等技术。并要求25μm~55μm之间的凸块间距，同时由于更高的密度和更短的通信范围，数据通道的数量将是标准封装的四倍。如果使用这种标准，每秒可在1mm芯片边缘通过的数据量可以达到1.3TB。
不仅如此，UCle实际上还可以在小芯片以外找到自己的舞台。实际上，虽然UCle的重点是为小芯片提供片上互连的统一标准，但该标准中包含了外部互连的规定。
只要芯片制造商愿意，该规范允许使用重定时器在协议级别完成更远距离的传输。虽然这使得延迟和功率随着距增加，但UCle的推广者设想服务器用户可能需要这种长距离上的小芯片互连。
虽然UCle1.0规范的出现终于解决了困扰在小芯片领域很长时间的规范混乱问题，但它仍然只是一个开始。
有人将这一标准称为“起点标准”，这是由于该标准指定义了小芯片设计中的物理层和协议层，这仅仅是小芯片设计中四个方面中的两个。
行业龙头们仍然在寻求小芯片形状要素等方面的统一，以真正实现构建可混合搭配的小芯片生态系统。
另一方面，UCle1.0标准基本只针对2D和2.5D芯片封装做出了定义，而更先进的3D封装相关标准还需要等待更新。
UCle联盟的成员们将要开发下一代UCle技术，新协议将会更加完善。
虽然UCle联盟已经汇集了在芯片设计和制造领域的几大龙头，可以称得上是群星荟萃。但要想这一标准走的更远，以至于实现芯片制造商们搭建完善的小芯片生态的构想，还需要更多人参与到这一联盟的建设中来。
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